周庆芳

（曲靖师范学院 教育技术研究所；云南曲靖 655011）

摘要： 计数器电路是数字系统中使用最多的时序电路之一，不仅能用于对时钟脉冲计数，还可用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。模可变计数器由于计数容量可以根据需要进行变化，为其广泛使用创造了便利。本论文基于复杂可编程逻辑器件CPLD，在Altera QuartusⅡ开发环境下，用Verilog HDL语言设计了一种具有清零、置数、使能控制、可逆计数和具有模可变功能的计数器。

关键词: CPLD；Verilog HDL；模可变计数器

1.引言

计数是一种最简单基本的运算[1]，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成[2]，计数单元则由一系列具有存储信息功能的各类触发器构成。这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 

模可变计数器作为一种基本数字电路模块,在各种数字系统中广泛应用。在对现有的模可变计数器的研究基础上，在QuartusⅡ开发环境中，通过对传统的模可变计数器的计数失控问题进行研究，用Verilog HDL语言最终设计出一种没有计数失控缺陷的模可变计数器，并通过仿真验证了其各项设计功能，仿真表明该计数器能达到设计要求，运行稳定等。

2.原理分析

2.1模计数器原理

模计数器原理为从零开始进行计数，当计数到指定的值时，又重头开始计数，如此循环计数。而通用的2进制数，10进制数，16进制数，只是模计数器的特例，其中10进制数是被人得生活所习惯，而2进制数和16进制数则更适用于计算机的处理。其中模2进制计数、模10进制计数和模16进制计数的计数原理如图1-1所示，模N计数器的工作原理如图1-2所示。

 

 

图1-2  模N计数器原理

2.2 模可变计数器解析

由模2、模10和模16计数器得出，其计数截止值分别为1、9和15。因此可以得出，对于模N计数器，其技术的截止值均为N-1，其对应的计数器原理图图1-2所示。因此要实现9、11、13和15可变模计数器，其计数值分别为8、10、12和14。8、10、12和14的2进制值如图所示图1-3所示：

 

图1-3   8、10、12和14的2进制值

从图中可以看出8、10、12和14所对应的2进制值的最高位和最低位均相同，四者的区别只是中间两位。而这四个值是由S0和S1控制的的，由此可以得出，9、11、13和15 的可变模计数器值的截止值为{1’b1,S1,S0,1’b0}。

3.模可变计数器verilog HDL模型

下面为模可变计数器verilog HDL模型，其中assign limited_value = {1'b1,S1,S0,1'b0}是整个模计数单元的核心。其指定了计数的限定值，但计数值大于或者等于这个值时，其计数值清零，当计数值小于这个值时，不断的执行加1操作。

4.模可变计数器仿真与综合

4.1 仿真结果

首先定义testbench.v，这个模型主要验证四种模型下的模计数轨迹，即分别为模9计数器、模11计数器、模13计数器和模15计数器，其对应的控制信号S1、S0在不同的阶段分别为00、01、10和11。在testbench中的设计为在时刻#3000后依次产生变化。图1-4对应了testbench.v的向量波形图。由于时间宽度太大，时钟信号非常密集。

 

 

图1-4  testbench中的向量波形图

四种模计算的仿真结果如图1-5至图1-8所示。

如图上图所示，计数器值counter_value值按照设计的规则，在各自设定的计数值之间不断的循环变化，符合设计要求。

5.总结

本设计各方面的性能指标均达到了较高的要求 ,该设计在仪器仪表、通信领域有广泛的应用前景。

参考文献

[1]林涛,巨永锋.任意进制计数器设计方法[J].现代电子技术,2008,(15). 

[2]梁俊龙.用模N计数器实现模M计数器两种方法的差异分析[J].安康师专学报,2000,(4).